Enriquecimiento de silicio mejorado para optimizar la fabricación 3D NAND
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Ingenieros coreanos han desarrollado un método para optimizar el crecimiento epitaxial en las obleas de silicio empeladas en la fabricación de chips de memoria 3D NAND. Mediante una nueva técnica de enriquecimiento con boro logran mejorar la distribución de este elemento en las estructuras de la memoria, sin modificar las partes clave de los diseños tridimensionales.
Entre las muchas tecnologías que forman parte de la memoria 3D NAND flash está el denominado crecimiento epitaxial selectivo (SEG), un método fundamental para la memoria de tipo VNAND. Este sirve como un transistor de línea de selector de tierra (GSL) que sirve para controlar la corriente que llega a cada celda a lo largo del canal vertical. Para la fabricación de este tipo de memoria el silicio se enriquece con boro y la distribución de este elemento está relacionada con el tamaño de los orificios de este canal.
En una investigación publicada por la revista Journal of the Korean Physical Society, un equipo de investigadores de la Escuela de Graduados de la Universidad Sungkyunkwan, en Suwon (Corea del Sur) profundiza en esta relación. En su trabajo han detectado que el proceso de grabado del canal vertical (VCE) resulta en ciertas diferencias en el tamaño de los orificios de canal entre el orificio adyacente y el más alejado de la línea de origen común (CSL).
Explican que esta variación tiene un impacto significativo en la concentración de boro en el proceso de crecimiento epitaxial selectivo aplicado a través del enriquecimiento de boro ex situ. Esto resulta en importantes variaciones en las propiedades de GSL. Para resolver este problema han desarrollado un novedoso método de enriquecimiento con boro in situ de SEG de triple capa capaz de minimizar las variaciones de la concentración causadas por los diferentes tamaños en los orificios de canal.
En sus experimentos para determinar la altura y concentración óptimas del SEG enriquecido con boro han demostrado que el método que han diseñado permite mejorar la distribución del transistor de línea (GSL) sin afectar a la uniformidad en la altura del crecimiento epitaxial. Esto significa que se logra la misma precisión en la fabricación de esta parte de la memoria 3D NAND, pero logrando un mayor equilibrio en la concentración de uno de sus elementos fundamentales, lo que resulta en chips de más calidad y fiabilidad en su funcionamiento.
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