Mejoras en los procesos de fabricación de memoria NAND

La industria de almacenamiento de estado sólido ha pasado de fabricar memoria NAND flash con una estructura 2D a la más moderna tecnología 3D NAND, que ha permitido incrementar la densidad de almacenamiento de los chips y de las unidades SSD. Y también superar varias limitaciones físicas y eléctricas que presentan los diseños de memoria 2D NAND, logrando una gran densidad de celdas por unidad de área mediante lo que se conoce como apilamiento vertical de líneas de palabras (WL). Pero los procesos de fabricación de estas estructuras de capas superpuestas también presentan ciertos problemas, ya que el desajuste de la red y el desajuste térmico entre los materiales adyacentes durante el proceso de grabado/deposición puede generar tensión mecánica en el dispositivo de memoria.

Un equipo de investigadores de la Universidad de Ciencia y Tecnología de Pohang, en Corea del Sur, ha publicado recientemente un artículo en IEEE Journal of the Electron Devices Society en el que ahondan en este problema. Afirman que esta tensión mecánica genera deformaciones estructura les en los dispositivos de memoria 3D NAND, como un arqueamiento y agrietamiento de las obleas, lo que afecta directamente a sus propiedades eléctricas.

En su investigación han hallado que la tensión excesiva puede inducir este tipo de deformaciones estructurales, pero una tensión moderada puede mejorar las propiedades eléctricas de los chips de memoria 3D NAND. En la fabricación de estos chips intervienen procesos como la deposición de película, la litografía, el grabado y el empaquetado, entre otros, que pueden imponer una gran tensión mecánica, pero no se conoce en profundidad cómo estos procesos generan este tipo de tensiones, que además son diferentes en las distintas capas y regiones de los chips.

Para conocer mejor todas estas cuestiones los investigadores han realizado simulaciones de alta precisión para determinar cómo afecta el estés mecánico al rendimiento de los chips de memoria. Han cuantificado las temperaturas de deposición de los componentes y estudiado su influencia en la tensión residual y en las características eléctricas de los chips 3D.

Afirman haber demostrado que la distribución de tensiones y las propiedades eléctricas del canal dependen de las temperaturas de deposición empleadas para fabricar las diferentes estructuras que componen esos chips. Estas y otras conclusiones derivadas de su estudio servirán para mejorar los procesos de fabricación de chips de memoria 3D NAND y para aumentar el rendimiento de las celdas de memoria.

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