Corrigiendo errores de lectura en la memoria NAND Flash
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Aunque el almacenamiento en chips NAND Flash es una tecnología altamente probada, la industria continúa mejorando sus prestaciones para ofrecer más fiabilidad. Un ejemplo son los dos nuevos esquemas empleados en los procesos de lectura en este tipo de chips desarrollados por los investigadores de una importante marca coreana de chips, que incrementa la velocidad y reduce los errores de lectura en un 57%.
La memoria NAND Flash es la más utilizada en el almacenamiento de estado sólido a nivel mundial, y desde sus inicios no ha parado de evolucionar para aumentar la capacidad y aumentar el rendimiento, la fiabilidad y la durabilidad de los chips. En este tiempo tanto los académicos como las marcas han realizado grandes avances, y ahora los ingenieros de la Universidad de Yonsei, de Seúl, en Corea del Sur, y la División de Memoria de la firma coreana Samsung han realizado dos nuevos avances que pueden tener aplicación en los próximos productos de memoria NAND Flash de la marca.
La primera mejora que han desarrollado es un nuevo esquema de lectura de línea de bits que aborda la dificultad que se estaba teniendo hasta ahora para reducir la latencia y aumentar la precisión en las operaciones de lectura. Para ello han desarrollado un esquema de precarga Bit-Line de alta velocidad con un bloqueo BL fuera de celda (OCBLL) que, en palabras de los ingenieros, reduce la capacitancia de acoplamiento BL entre el BL fuera de celda y el BL adyacente.
En el artículo que han publicado en la revista IEEE Access explican que la desviación del voltaje de disparo del pestillo causada por las variaciones en el proceso, el voltaje y la temperatura (PVT) presentan un desafío porque la desviación incrementa los errores de lectura a causa de la corriente en las celdas pequeñas. Para solucionar estos problemas han propuesto un esquema de amplificación del nodo de detección (SOA) para amplificar el voltaje del nodo de detección, en función de la corriente de la celda. Esto supone una diferencia importante en el voltaje, a pesar de que la diferencia de corriente en la celda es mínima.
Según las pruebas que han realizado, empleando modelos HSPICE bajo la misma relación de acoplamiento BL-a-BL, afirman que la combinación de los dos esquemas que han creado se logra una mejora del 75% en la velocidad de las operaciones de precarga BL, y se reducen los errores de lectura en un 57%, lo que supone una gran diferencia con respecto a los esquemas actuales. Esto se traduce en una mejora del rendimiento de lectura en los chips de memoria NAND Flash, algo que podrían incorporar en los futuros productos de la marca para mejorar su rendimiento.
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