Optimizando los procesos para fabricar memoria 3D NAND de más calidad

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NAND Flash 2

Investigadores chinos han estudiado a fondo los procesos de fabricación de memoria 3D NAND Flash para comprender mejor cómo se puede optimizar el proceso de superposición de capas de celdas para incrementar la capacidad de los chips. Han descubierto que la fabricación de grandes lotes de muchas capas genera desalineación entre las celdas, lo que resulta en chips de menor calidad, o defectuosos, y han emitido un informe con recomendaciones para lo fabricantes.

Los procesos de fabricación de memoria 3D NAND son muy sofisticados y requieren la máxima precisión para lograr chips de la calidad requerida para cada categoría y aplicación. Cuantas más capas de celdas se superponen para incrementar la capacidad de este tipo de memoria, más riesgo hay de que los procesos sufran desajustes, dando como resultado chips de menor calidad. Al no cumplir con los requisitos establecidos para esa categoría de memoria, en el mejor de los caos estos chips se tienen que vender más baratos o, si dan fallos, deben desecharse.

Uno de los problemas asociados a la superposición de capas es que el equipo encargado de este proceso puede desajustarse al cabo de cierto tiempo de uso continuado, por lo que al fabricar de forma continuada grandes lotes se pueden producir desalineaciones entre las celdas y los canales que las comunican entre capa y capa. En su trabajo explican que, en los últimos años y en los próximos, la estrategia de los fabricantes para incrementar la capacidad de los chips de memoria es superponer capas de celdas en una suerte de estructura tridimensional de celdas y canales, que deben estar perfectamente alineados.

Esto es vital para que la memoria funcione correctamente, pero a medida que se aumenta el número de capas y que se horadan celdas de mayor relación de aspecto en el silicio, se incrementa la posibilidad de una desalineación de los canales que comunican unas capas con otras. Para impedir que el problema llegue a un nivel en el que los chips sean inservibles, los fabricantes trabajan por lotes delimitados por determinadas horas de trabajo o cantidad de chips. Pero, a medida que la tecnología de chips requiere un mayor apilamiento de capas, se deben revisar de nuevo los parámetros de fabricación para no incurrir en un exceso de chips de mala calidad.

Un equipo de I+D del fabricante chino de memoria Yangtze Memory Technology Co. Acaba de publicar un trabajo de investigación en el que ahondan en los factores que influyen en esta desalineación de las capas de celdas, fruto de su trabajo acelerado para lanzar al mercado nuevos chips de memoria capaces de competir con sus homólogos surcoreanos y norteamericanos.

En él explican que, debido a la existencia de una capa de máscara dura gruesa y opaca, el control de superposición de capas se enfrenta a una variación significativa entre lotes, y a una mayor dificultad del control de retroalimentación entre cada lote fabricado. Para conocer mejor los factores que inciden en este problema han llevado a cabo un estudio exhaustivo sobre la variación de la superposición de los orificios del canal mediante la recopilación y el análisis profundo de la superposición, la inclinación del grabado y los datos de tensión.

Explican que el factor que más influye en la desalineación de los orificios y canales que conectan cada capa de celdas es la inclinación del grabado de las celdas y canales, algo que tiene mucho que ver con las horas de trabajo continuado de los sistemas encargados de esta etapa de fabricación de los chips. Y explican que, reduciendo el tiempo o la carga de trabajo entre lotes, lo que permite ajustar la alineación cada menos tiempo, se logran chips mejor fabricados, con más probabilidad de cumplir con los requisitos establecidos. Este método permite optimizar los procesos de fabricación, desperdiciando menos tiempo y materiales, y proporcionando un estándar de calidad más alto y fiable.

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