Optimizando el voltaje de la memoria 3D NAND para reducir errores

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Investigadores chinos han desarrollado un esquema para optimizar voltaje de lectura en las celdas de memoria 3D NAND, lo que permitiría minimizar los errores en el uso de la memoria. Esto tiene como objetivo mejorar el rendimiento y la durabilidad de los chips, especialmente en las tecnologías TLC, que se usan en todo tipo de dispositivos de almacenamiento.

A medida que se usan las celdas de la memoria 3D NAND, se producen diferenciales de voltaje que pueden afectar a los procesos de lectura y escritura de datos, y que son un claro indicador del desgaste acelerado de los chips. La industria trabaja incesantemente para mejorar las capacidades y la vida útil de la memoria de estado sólido, especialmente con las tecnologías más modernas, que anteponen la capacidad a la durabilidad y el rendimiento.

Ahora, un equipo de científicos de la Universidad de Ciencia y Tecnología de Wuhan, en China, ha presentado un nuevo esquema de adquisición de voltaje de referencia de lectura (RRV) para la memoria 3D NAND, que tiene en cuenta las características de errores que se producen por el desgaste de la memoria. Esta innovación, denominada ECRRV, incrementa el control del voltaje aplicado a los procesos de lectura de celdas, lo que en principio reduciría el desgate de las celdas a medida que se usan los chips a lo largo del tiempo.

Mediante el uso de una plataforma de prueba de hardware basada en una matriz de puerta programable en el campo (FPGA), los investigadores han logrado desarrollar una mejor distribución del voltaje, considerando la tasa de errores. Mediante el método de mínimos cuadrados, este sistema logra optimizar el funcionamiento de los chips y alargar su vida útil, algo que han enfocado especialmente a la memoria de triple nivel (TLC).

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