Mejorando la corrección de errores en la memoria 3D NAND TLC
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Uno de los problemas que acompañan inevitablemente al incremento de capacidad de la memoria 3D NAND de triple nivel (TLC) es un aumento en la tasa de errores de bit. Para paliarlo se emplean sistemas como LDPC, que ayudan pero tienen un desempeño deficiente cuando aumenta la tasa de errores, y ahora un equipo de investigadores chinos propone un nuevo enfoque denominado BeLDPC, que podría mejorar su funcionamiento.
La industria de almacenamiento de estado sólido está siguiendo varias estrategias paralelas para incrementar la capacidad en sus chips, entre ellas la de crear arquitecturas de celdas capaces de almacenar más bits, que después se pueden apilar en capas. Pero al aumentar la cantidad de bits que pueden “grabarse” en cada una de estas celdas, también se incrementa la posibilidad de errores de lectura, especialmente en lo que se refiere a la Tasa de Error de Bit sin Procesar (RBER), que aumenta de forma drástica.
Para minimizar estos errores y que el rendimiento se vea lo menos afectado posible se aplican técnicas de corrección de errores, sobre todo los denominados Códigos de Verificación de Paridad de Baja Densidad (DLPC). Pero esta tecnología presenta un problema importante, y es que cuando se enfrenta a altas tasas RBER genera un exceso de iteraciones de decodificación, lo que ralentiza la decodificación final, afectando a la velocidad de lectura.
Con el fin de reducir el volumen de iteraciones de decodificación de las técnicas LDPC, un equipo de investigadores de diversas instituciones académicas Chinas ha presentado un trabajo en el que proponen una nueva tecnología de códigos adaptativos de alta velocidad, que han denominado BeLDPC, especialmente centrada en mejorar las prestaciones de la memoria 3D NAND TLC.
Según afirman en su trabajo, las pruebas que han realizado en una plataforma FPGA estándar muestran que BeLDPC puede reducir las iteraciones de decodificación en diferentes ciclos de programación y borrado (P/E) y minimizar los períodos de retención. Esto supone agilizar el funcionamiento de las unidades SSD basadas en chips 3D NAND TLC, una tecnología que se está expandiendo en múltiples segmentos del almacenamiento de estado sólido, desde ordenadores personales a plataformas para centros de datos.
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