Más confiabilidad para la memoria MRAM
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Los formatos de memoria de clase de almacenamiento ofrecen alternativas de alto rendimiento y no volatilidad a la DRAM, pero todavía necesitan superar diversos desafíos, por ejemplo en materia de confiabilidad. Para mejorar este parámetro en el caso de la memoria MRAM, un equipo de investigadores de Irán ha desarrollado una nueva arquitectura, denominada STAIR, capaz de reducir la probabilidad de pérdida de datos en un 5%.
La memoria STT-MRAM (Spin-Transfer Torque Magnetic RAM) está llamada a ser una de las sustitutas naturales de la memoria DRAM actual en ciertas aplicaciones vinculadas a los dispositivos de computación y almacenamiento. Esto se debe a que combina una alta velocidad con la no volatilidad de la memoria, lo que permite mantener los datos aunque se corte el suministro de energía al chip. Y una de las utilidades que tiene este tipo de semiconductor, gracias a su gran velocidad, es la de actuar como caché en dispositivos de muchos tipos, pero todavía se deben solucionar ciertos problemas.
Uno de ellos es la baja confiabilidad que presenta de momento esta tecnología, ya que es muy susceptible a sufrir pérdidas de datos. Para solucionar este problema, un equipo de investigadores del Departamento de Ingeniería Informática de la Universidad Sharif de Tecnología (Irán), ha desarrollado una nueva tecnología que promete reducir notablemente la pérdida de datos con un mínimo coste en el rendimiento y la sobrecarga de memoria.
La idea es construir una arquitectura híbrida de caché multinivel (HCA), en la que se emplea una caché de alta resistencia como caché de primer nivel, y un segundo nivel basado en SSD. Este enfoque es el que están siguiendo en diferentes desarrollos de dispositivos de memoria para acelerar el rendimiento y aportar una caché no volátil. La propuesta de estos investigadores es una arquitectura de caché de entrada/salida multinivel consciente de STT-MRAM (STAIR) para este primer nivel de caché, con ciertas mejoras que abordan los tres principales problemas de esta tecnología, que son la perturbación de lectura, los errores de escritura y las fallas de retención.
Como explican en su documento, se logra aumentar la confiabilidad de la caché HCA mediante la generación dinámica de códigos de corrección de errores (ECC) más robustos para las páginas de datos más sensibles. Así se logra asignar de manera adaptativa partes infrautilizadas de la memoria caché de primer nivel para el almacenamiento de estos códigos adicionales. Como resultado, los investigadores afirman que se logra reducir la pérdida de datos en cinco veces (de promedio), y solo se produce una mínima disminución del rendimiento, debido a una reducción tasa de aciertos del 0,12%, en el peor de los casos, y un aumento de solo un 1,56% en la sobrecarga de memoria en el controlador de la caché.
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