Redes neuronales para mejorar la corrección de errores en la memoria MLC

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NAND Flash memoria almacenamiento

Ingenieros chinos han desarrollado un sistema basado en redes neuronales para mejorar el sistema de corrección de errores en la memoria NAND flash MLC. Con el esquema que han creado se logra mejorar la detección de errores de bits, aumentando como consecuencia la resistencia de las celdas de este tipo de memoria multinivel.

La tecnología de memoria NAND flash MLC es una de las más utilizadas en muchas aplicaciones de almacenamiento, ya que la posibilidad de guardar dos bits en cada celda amplía la capacidad de los chips sin generar una merma importante en el rendimiento y la vida útil. Aun así, plantea ciertas complicaciones en cuanto a la confiabilidad de los datos, ya que se generan niveles altos de ruido que pueden degradar la información.

Para resolverlo se han planteado diferentes tecnologías de reducción de ruido, pero solo mitigan uno de los ruidos presentes en el canal de memoria NAND flash. Tratando de encontrar una mejor solución, un equipo de investigadores de la Universidad Xinyu y de la Universidad de Tecnología de Guangdong han desarrollado un esquema de corrección de errores asistido por redes neuronales (ANNAEC). Este tiene en cuenta todos los ruidos principales que se generan en estos chips de memoria que promete aumentar la confiabilidad de la memoria NAND flash MLC.

En su artículo explican que, para evitar el uso del tiempo de retención como parámetro de entrada a la red neuronal, han desarrollado una relación logarítmica de probabilidad relativa (LLR) para estimar la LLR real. Posteriormente, transforman la detección de bits en un problema de agrupamiento y emplean una red neuronal para conocer las características de los errores que se producen en el canal de memoria NAND.

Así, han logrado entrenar la red neuronal para optimizar su rendimiento específicamente en la detección de errores de bits. Sus simulaciones muestran que este esquema permite mejorar significativamente el rendimiento de esta característica, reduciendo la carga de trabajo de detección de errores y dando como resultado un menor desgaste de la memoria, lo que aumenta su resistencia y vida útil.

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