Más rendimiento de escritura para los dispositivos basados en NAND Flash MLC
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Ingenieros taiwaneses han desarrollado un nuevo esquema de escritura intercalada con el que afirman poder mejorar el rendimiento en los sistemas de almacenamiento basados en varias unidades NAND Flash MLC. Esto permitiría mejorar las condiciones en las cargas de trabajo de escritura secuencial, un parámetro en el que estos chips multinivel muestran menos velocidad que sus homólogos de un solo nivel (SLC).
La necesidad de mayor capacidad en los discos SSD llevó a la industria a desarrollar chips capaces de almacenar más de un bit en cada celda de memoria, comenzando con las unidades MLC (Multi Level Cell), que admiten dos bits. Esta tecnología se está extendiendo en el entorno de discos de estados sólido y dispositivos con memoria integrada, pero el aumento de capacidad tiene un coste en materia de rendimiento, especialmente en los procesos de escritura secuencial.
Aunque actualmente la industria está apostando por tecnologías de aún más bits por celda, como TLC (Triple Level Cell) o QLC (Quad Level Cell), MLC es el estándar en muchas aplicaciones de uso empresarial, ya que ofrece más rendimiento y fiabilidad que las versiones posteriores. Pero las necesidades de rendimiento no paran de crecer y los fabricantes están tratando de mejorar el desempeño de estos chips, y de los dispositivos que los usan, y cuentan con el apoyo de las instituciones de investigación.
Un buen ejemplo es el trabajo realizado por un equipo de ingenieros del Instituto de Ingeniería Eléctrica e Informática, perteneciente a la Universidad Nacional Chiao Tung de Taiwán. En él describen un nuevo esquema para acelerar los procesos de escritura secuencial en los dispositivos que emplean varios chips de memoria NAND Flash MLC. Explican que los chips MLC tienen una característica única que proporciona una mayor velocidad de escritura para los bits menos significativos (LSB) que para los bits más significativos (MSB), lo que deja un importante margen de mejora para estos dispositivos.
Para aprovechar estas características, los investigadores plantean un nuevo esquema de escritura intercalada que aprovecha el tiempo de escritura más largo de las páginas superiores para transmitir más datos, reordenando la secuencia de escritura en estos chips. Este esquema se puede implementar en el firmware del controlador de memoria flash (FTL), sin necesidad de una modificación de hardware y sin afectar a las rutinas normales de la capa FTL. Según sus experimentos, realizados en unidades SSD de 4 chips y un solo canal, revelan que se puede lograr un aumento del rendimiento de escritura secuencial en más del 11,4%, y sus desarrolladores afirman que este esquema se puede aplicar a los sistemas de almacenamiento multicanal.
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