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Mejoras en el proceso de fabricación de obleas 3D NAND

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Silicon Chips

Uno de los problemas que afectan a la fabricación de chips de memoria flash 3D NAND es que se produce una deformación en la parte posterior de las obleas de silicio, lo que resulta en chips defectuosos. Para resolver este problema, un equipo de investigadores chinos ha realizado un estudio empleando técnicas de simulación, del que han obtenido una serie de indicaciones que podrían mejorar los procesos.

En las diferentes etapas de fabricación de chips como la memoria se pueden producir errores y algunos son inherentes a los propios procesos empleados en la industria. Uno de ellos es un tipo concreto de deformación asimétrica que se produce en las obleas de silicio empleadas para la fabricación de chips de memoria 3D NAND flash, denominada como “de silla de montar”.

Este problema es muy común en los procesos de fabricación de memoria NAND flash, debido a que las obleas se someten a una tensión excesiva en muchas de las máquinas empleadas en las fábricas. Esto da como resultado que una cierta cantidad de chips en cada oblea no tienen las características deseadas, y deben ser desechados, lo que tradicionalmente ha reducido la productividad en los procesos 3D NAND flash.

Acabar con este y otros defectos en los procesos de fabricación de chips de memoria es uno de los campos de estudio de la industria, y ahora un equipo de investigadores chinos ha publicado un trabajo con el que proponen una posible solución a este problema. Este nutrido grupo de investigadores procede de diferentes institutos adscritos a la Academia de Ciencias de China, y ha sido publicado en el medio especializado IOP Science.

En él, se describe una serie de instrucciones a través de las cuales se podría mitigar mejor la deformación de las obleas, creando una serie de surcos en la parte posterior de las propias obleas, que contrarrestarían el exceso de tensión en el otro lado. Para ello han empleado tecnologías de simulación que les han permitido estudiar los efectos que tendría aplicar diferentes “zanjas”, con diferentes anchos y profundidades, y han determinado las especificaciones que estas deberían tener para minimizar la deformación que provoca la fabricación de chips defectuosos.