Usan redes neuronales para determinar la vida útil de los chips NAND flash
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Esta es una de las cuestiones que determinan en gran medida el grado de calidad de un chip, ya que durante el proceso de fabricación de cada tecnología se pueden producir lotes con más o menos rendimiento, fiabilidad o vida útil. Por ello, un grupo de científicos japoneses acaba de desarrollar una técnica que emplea redes neuronales para determinar la vida útil y la fiabilidad de la lectura en chips TLC, y otra para detectar y corregir errores.
La fabricación de chips de memoria se hace cada vez más compleja, y la industria no para de evolucionar, introduciendo mucha más complejidad a las arquitecturas de silicio empleadas en los chips 3D NAND y otras tecnologías similares. Concretamente, en la fabricación de memorias NAND Flash de tipo TLC (Triple Level Cell), se pueden producir numerosas desviaciones sobre el diseño original, dando como resultado chips de menor calidad. Esto puede significar menos fiabilidad, menos rendimiento o una vida útil reducida, lo que no solo abarata los chips, sino que también mina la confianza de los clientes.
Para impedir esto se pueden imponer normas más estrictas en los diferentes procesos de producción y revisión, pero esto no impide que se pierdan lotes, o que se “dejen pasar” para alimentar mercados secundarios. Estas estrategias son parte del funcionamiento de la industria, pero no dejan de ser una forma algo “chapucera” de aprovechar los recursos al máximo y minimizar pérdidas.
Ante esto, un grupo de científicos japoneses ha diseñado dos procedimientos basados en redes neuronales artificiales, con los que quiere limitar al máximo los errores en la fabricación de chips, concretamente de tipo 3D NAND TLC. La primera técnica tiene como objetivo predecir la vida útil de retención de datos de cada celda y el índice de perturbación de lectura, mejorando la clasificación de los chips producidos en las diferentes etapas de fabricación. La segunda pretende mejorar la detección y la corrección de errores en la fabricación.
El procedimiento comienza en la prueba previa al envío, empleando una red neuronal (NNPL) para predecir la tasa de falla de decodificación ECC (EDFR), estimando la vida útil de retención de datos antes de la perturbación de lectura de las celdas, lo que permite clasificar con más precisión la calidad de cada chip. El segundo método está enfocado al mercado de postventa, cuando se envían chips o unidades que ya no sirven para su utilización primaria a otros usos menos intensivos. Aquí se aplicaría una red neuronal para detectar y corregir errores, que según sus creadores permitiría reducir la tasa de error de bit (VER) en un 81,4%.
Esta es solo una de las posibles aplicaciones de las redes neuronales al campo de la fabricación de tecnología, ya que se está viendo cada vez más el enorme potencial que tiene esta tecnología para analizar información recabada durante los procesos productivos. Sumado a otras tecnologías como la analítica en tiempo real y el reconocimiento de imágenes por ordenador, la industria tecnológica ya está logrando mejorar la productividad, la calidad de fabricación y los procesos de detección de anomalías en las fábricas y en los productos finales.
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