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Acelerando las redes neuronales en el borde con discos SSD

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La memoria de estado sólido se ha convertido en la opción preferida para las plataformas de computación Edge pero en ciertas arquitecturas, como las redes neuronales profundas (DNN) en el borde, la corrección de errores de los SSD limita el rendimiento. Una opción para salvar esta limitación es desactivar este sistema, siempre y cuando se contenga la tasa de error de bits.

El aprendizaje profundo es la base de alguna de las tecnologías digitales más innovadoras, como la visión por ordenador y el reconocimiento de voz, y se basa en arquitecturas conocidas como redes neuronales profundas (DNN). Para llevar el Deep learning a las infraestructuras perimetrales como las que puede haber en las industrias, es preciso construir este tipo de redes mediante infraestructuras de computación perimetral, que tienden a ser muy diversificadas y con pocos recursos, para reducir costes sin perder eficacia.

En este contexto, uno de los factores que más puede limitar el rendimiento de los sistemas es la velocidad de acceso al almacenamiento. Por ello, muchas empresas que están implementando estos sistemas optan por utilizar discos duros SSD, que actualmente tienen una buena relación entre rendimiento y coste por gigabyte. Además, ocupan menos espacio que los clásicos HDD y consumen menos energía.

Pero estas infraestructuras suelen tener unos límites de consumo eléctrico muy restrictivos, por lo que el motor de corrección de errores (ECC) integrado en los SSD funciona con lentitud, reduciendo mucho el rendimiento general de los sistemas. Esto afecta mucho a la velocidad a la que trabajan las redes neuronales profundas, por lo que un grupo de ingenieros se plantea la posibilidad de desactivar el sistema ECC de los discos, eliminando esa barrera.

Concretamente, un grupo de investigadores de la Universidad de Alabama está haciendo pruebas para determinar de qué manera afecta a la fiabilidad y precisión de los cálculos efectuados por las redes DNN. El principal problema es que al desactivar el motor ECC se eleva la tasa de error de bits de los chips de memoria 3D NAND. Pero los experimentos realizados por estos investigadores, realizados con unidades NAND flash de tipo MLC (Multi Level Cell), han mostrado que la precisión de las predicciones realizadas a través de DDN se mantiene por encima del nivel aceptable.

Así, el almacenamiento en memoria NAND flash MLC se convierte en una opción viable y muy adecuada para este tipo de infraestructuras perimetrales. Pero, como señalan los expertos que han realizado esta investigación, antes de decidirse por este tipo de almacenamiento es importante realizar pruebas específicas en cada caso para determinar el desempeño de estos discos duros al desconectar la corrección de errores ECC.

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