Crean un SSD con nuevas y mejores técnicas de corrección de errores
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Investigadores japoneses han desarrollado un concepto de SSD que no emplea la clásica corrección de errores ECC, sino un nuevo método que minimiza la pérdida de velocidad que implica este necesario sistema, a la vez que reduce el consumo eléctrico general del disco duro. Para ello se emplean dos técnicas de corrección distintas.
En un artículo publicado recientemente por IEEE Journal of Solid-State Circuits, científicos de la Universidad de Chuo (Tokio), proponen un concepto de disco duro de estado sólido en el que se sustituye la corrección de errores ECC por otro método que mejora la velocidad de acceso a los datos y reduce el consumo energético de la unidad. Sus creadores denominan a este nuevo disco “3D NAND Flash Value-Aware SSD”, y su diseño se puede aplicar tanto a chips de memoria 3D NAND MLC (Multi-level cell) como a TLC (Triple-level cell).
Tradicionalmente, los discos duros SSD emplean el clásico sistema de corrección de errores ECC, análogo al que se emplea en las memorias DRAM de servidores y estaciones de trabajo. Es un sistema efectivo, pero implica una reducción de la velocidad en el acceso a los datos y un consumo energético propio. Pero la propuesta de los investigadores japoneses, con su “Value-Aware SSD” es utilizar la tolerancia a errores de la aplicación de reconocimiento de imágenes mediante una red neuronal profunda (DNN) para mejorar la confiabilidad.
Las primeras versiones de esta tecnología, publicadas en artículos anteriores, todavía se empleaba ECC y la evaluación de errores se realizaba mediante operaciones de punto flotante de 32 bits. Pero con este nuevo avance los datos se analizan empleando un formato de punto fijo de 32 bits y otro de 8 bits, logrando mayor confiabilidad que con ECC. Para ello se emplean dos técnicas combinadas: Reducción de errores de bits críticos (CBER) y reducción de errores de página media y baja (M&L-PER), que emplean 32 y 8 bits, respectivamente.
Estas dos técnicas modulan la distribución de voltaje de umbral (VTH) de las celdas de memoria al reconocer la importancia de cada bit almacenado, asignando un método u otro según convenga, lo que acelera el rendimiento. CBER admite una tasa de error de bits (BER) de hasta un 15%, mientras que la aplicación mejora la precisión mediante el reconocimiento de imágenes. Y, si la precisión de bits baja a 8 bits, M%L-PER es capaz de soportar un 3,9% más de BER.
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