Mejorando la confiabilidad de las unidades flash MLC
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Investigadores de un laboratorio adscrito al a Universidad China de Wuhan han publicado un artículo en el que proponen un nuevo esquema de corrección de errores para la memoria flash MLC. Esto permitiría incrementar la confiabilidad de estos chips hasta niveles más cercanos a los de la memoria SLC, incrementando la capacidad de las unidades SSD de alto rendimiento.
Uno de los puntos controvertidos que tiene la tecnología de memoria flash Multi Level Cell (MLC) es que su aumento de capacidad por celda conlleva una menor confiabilidad de los datos, con respecto a los chips SLC. La industria está investigando formas de mejorar este parámetro para poder incrementar la capacidad de las unidades SSD empleadas en entornos de alto rendimiento, entre otros, donde hasta ahora se empleaban chips Single Level Cell (SLC).
En estas aplicaciones la confiabilidad es vital, y ahora un equipo de investigadores de la Universidad de Wuhan, en China, han presentado un trabajo en el que exponen un nuevo enfoque para los chips MLC. Según afirman en este documento, la memoria NAND flash sufre de ciertas interferencias que generan errores, lo que reduce su confiabilidad. Para combatir el problema se emplean sistemas de corrección de errores (ECC) y esquemas de preprocesamiento de datos antes de la escritura.
Pero estos investigadores afirman que las técnicas empleadas hasta ahora no tienen en cuenta la interacción que se produce entre las interferencias del programa y los errores de retención, lo que conduce a errores. Además, después de ese preprocesamiento de datos se pueden producir errores en la aleatoriedad de los datos, entre otros problemas. Para reducir la tasa de errores residuales (RBER), proponen una estrategia denominada CeSR, que puede reducir la tasa de errores de los datos calientes y fríos en un 20,30% y un 85,13%, respectivamente.
Además, afirman que mediante lo que denominan estrategia de decodificación LDPC asistida pueden incrementar la tasa de éxito en la decodificación de datos en hasta un 97% para datos fríos, y reducir el número promedio de iteraciones de decodificación de páginas MSB para datos fríos y calientes en hasta un 31,6% y un 73,9%, respectivamente. Este avance es un paso más en el desarrollo de la memoria de “dos bits por celda”, que están sustituyendo paulatinamente a los chips SLC, más costosos y de menor capacidad.
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