Mejorando la sostenibilidad de la memoria de cambio de fase a gran escala

En los últimos tiempos están ganando impulso los nuevos formatos de memoria emergente basados en tecnología de cambio de fase. Estas memorias, como 3D XPoint de Intel y Micron, tienen un doble enfoque que, por un lado, permite elevar el rendimiento de la memoria de almacenamiento y, por otro, sustituir o complementar a la memoria de trabajo como la DRAM. En este campo proporciona un rendimiento cercano al de la DRAM con menos consumo energético, y con la posibilidad de escalar mucho más la capacidad de memoria disponible para el sistema.

Este concepto de memoria cuasiuniversal está encontrando aplicación en infraestructuras de alto rendimiento, que exigen la máxima velocidad y fiabilidad con capacidades de memoria de trabajo muy elevadas. Por ello, los fabricantes están incrementando la densidad de “celdas” de memoria en sus chips, lo que genera un problema inherente a esta tecnología, y es que los procesos de escritura afectan a celdas adyacentes y pueden modificar su contenido, generando errores.

Esto se debe a lo que los expertos definen como una alta energía dinámica y una resistencia limitada, que hace que los impulsos eléctricos que graban los datos afecten al campo cercano a las “celdas” de memoria. Debido a esto, cuando se diseñan chips con arquitecturas inferiores a los 22 nanómetros, donde las celdas se encuentran mucho más cerca unas de otras, se puede producir una escritura involuntaria de las celdas adyacentes, que los expertos denominan perturbación de escritura.

A medida que la tecnología avanza y los fabricantes incrementan la capacidad de sus chips la perturbación de escritura se hace más patente, aumentando la ineficiencia de la memoria y generando un trabajo adicional de verificación y corrección que reduce el rendimiento y acorta la vida útil de la unidad. Este problema preocupa cada vez más a los fabricantes, pero gracias a un trabajo de investigación reciente se ha encontrado una forma de aliviar este problema.

Los investigadores han desarrollado una técnica de compresión de múltiples niveles que promete mejorar un 47% el rendimiento, un 42% la resistencia y reducir en un 36% la energía empleada en la escritura de datos, con solo un 1% más de consumo eléctrico, en general. Comprimiendo la información han logrado diseñar un sistema de mapeo de celdas que detecta probabilísticamente qué celdas conviene escribir para reducir la perturbación de escritura, lo que a su vez reduce la necesidad de verificar y corregir errores.

Según sus pruebas, se logra reducir mucho la cantidad de celdas afectadas por esta perturbación de escritura inherente a las arquitecturas más miniaturizadas, lo que se traduce en un menor número de operaciones de lectura y escritura de datos en los chips para lograr la fiabilidad requerida. Este es un trabajo preliminar, pero abre las puertas a que los fabricantes de este tipo de memoria puedan avanzar en el aumento de capacidad de sus chips con un mayor éxito, mientras investigan la mejor forma de reducir internamente el propio problema de las interferencias de escritura.

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