Mejoras en el búfer de los controladores SSD para dispositivos móviles e integrados

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Un equipo de ingenieros chinos ha desarrollado una nueva arquitectura de búfer de datos multipuerto para los controladores SSD, pequeña, económica y con un bajo consumo de energía. Esta tecnología incluye una memoria SRAM y otros sistemas que permiten gestionar los flujos de datos en los diferentes puestos de forma inteligente, mejorando el rendimiento en sistemas integrados y dispositivos móviles.

La mayoría de dispositivos móviles, IoT y otros sistemas integrados emplean almacenamiento de estado sólido, pero no pueden proporcionar el mismo rendimiento que las plataformas informáticas convencionales. Una característica muy común es que los controladores SSD instalados en estos aparatos están diseñados como chips sin DRAM, sino que en muchas ocasiones utilizan celdas SRAM integradas en el controlador para proporcionar un búfer de datos. Este generalmente está limitado a uno o dos puertos, lo que influye directamente en el rendimiento final.

Por otro lado, esta arquitectura proporciona ciertas ventajas, ya que estos controladores SSD son más baratos, pequeños y energéticamente eficientes. La industria está tratando de encontrar nuevas soluciones que eleven su capacidad sin afectar a estos parámetros, y un ejemplo es la arquitectura creada por un equipo de dos investigadores del Instituto de Investigación de Microelectrónica de la Universidad Hangzhou Dianzi y de la Universidad de Shanghai (China).

Han mostrado su trabajo en un artículo publicado en la revista IEICE Electronics Express, en el que describen una nueva arquitectura de búfer multipuerto para los controladores SSD de dispositivos móviles e integrados. Esta invención, que recibe el nombre de M-Bufer, consiste en una combinación de una memoria SRAM más grande, un árbitro inteligente y varias lógicas de puerto en la interfaz. Afirman que se puede diseñar como una arquitectura reutilizable, y construir controladores SSD pequeños, de bajo costo y con un bajo consumo de energía.

Esto resolvería los problemas que se producen en estas plataformas cuando más de dos IP acceden simultáneamente a la misma memoria SRAM, y es necesario intercambiar datos entre varios puertos. Por ejemplo, cuando la CPU, la inferfaz de datos y el canal de memoria multiflash operan a la vez, y se ven obligados a alternar los flujos de datos a través de los controladores convencionales.