Nuevo esquema de administración de caché para acelerar los SSD NVMe

Los chips de memoria NAND Flash están evolucionando mucho y su rendimiento es muy elevado, sobre todo en las categorías superiores, que se emplean en las unidades SSD principales de los servidores y otras plataformas de computación. Con la llegada del protocolo NVMe ha surgido una nueva generación de discos duros en diferentes formatos, que aprovechan el canal directo de comunicación entre el almacenamiento y el procesador a través del bus PCI Express, lo que incrementa mucho el rendimiento y permite aprovechar más el potencial de los SSD.

Pero existen todavía ciertos desequilibrios entre el rendimiento potencial de la memoria y la capacidad de los componentes intermedios como la memoria caché, que es más rápida, pero debe procesar las solicitudes de entrada y salida de datos a gran velocidad en cualquier proceso de lectura o escritura. Para mitigar este desequilibrio de rendimiento un equipo de investigadores de la Academia China de Ciencias, de la Universidad de Anhui, de la Universidad de Ciencia y Tecnología de Huazhong, del laboratorio Nacional de Optoelectrónica de Wuhan y de la Universidad de Auburn (EEUU) han desarrollado un nuevo esquema de caché para mejorar este aspecto de los discos de estado sólido, especialmente los NVMe de alto rendimiento, empleados en cargas de trabajo de alto consumo de datos.

Lo definen como un esquema colaborativo de gestión de caché de escritura diferida aditiva, que han denominado Co-Active, con el que afirman se maximiza la resistencia y el rendimiento de la memoria NAND Flash. En su artículo explican que la mayoría de las técnicas de administración de caché existentes adoptan un estilo de actualización de datos pasivo, como GCaR o LCR, que ralentiza los tiempos de respuesta en aplicaciones basadas en solicitudes de E/S en ráfagas, que se deben atender en tiempo real, como en las aplicaciones de uso intensivo de datos.

En cambio, su esquema de administración de caché tiene la particularidad de ser colaborativo, y está personalizado para los patrones de acceso de E/S y el estado de uso de los chips flash. Cuando se encuentran inactivo, los datos “fríos” y “sucios” que hay en la caché se vacían en este chip inactivo, para poder aceptar nuevos datos en todo momento. Y para reducir el costo en tiempo del reemplazo de los datos, los datos limpios se desalojan preferentemente en medio del procedimiento de reemplazo de caché.

Y han configurado un umbral máximo de escritura diferida de acuerdo con el nivel de solicitudes de E/S en ráfagas en cada carga de trabajo, cuya finalidad es evitar que las E/S de escritura redundantes se descarguen en la memoria flash, aumentando la resistencia de los chips de memoria. Según las pruebas que han realizado, su esquema de administración de caché es capaz de reducir el tiempo promedio de respuesta hasta en un 83,89% (del 32,7%) con respecto a los seis esquemas más populares actualmente (LRU, CFLRU, GCaR, CFLRU, LCR y MQSim). Además, el rendimiento general aumenta hasta en un 76,4% (promedio del 42,3%), y la tasa de amplificación de escritura aumenta en hasta un 60,5% (promedio del 5,4%).

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