Amplían la vida útil de la caché de último nivel basada en memoria no volátil

Una de las formas de acelerar el trabajo con los datos en los dispositivos es utilizar una caché de último nivel (LLC) basada en ciertos tipos de memora no volátil (NVM), en vez de en otras memorias como la SRAM. Estas tecnologías proporcionan una mayor densidad y una menor potencia estática, pero cada operación de escritura que se realiza en ella desgasta las celdas hasta el punto de dejarlas inutilizables.

Para mitigar este problema un equipo de investigadores de la Universitat Politècnica de Catalunya y de la Universidad de Zaragoza han desarrollado el esquema de organización LLC L2C2. Este se ha diseñado especialmente para ampliar la vida útil de las matrices de datos NVM, y viene acompañado de una propuesta metodológica para pronosticar con precisión la capacidad y el rendimiento de las cachés NVM durante su ciclo de vida.

En su trabajo, publicado en la revista arXiv, explican que el máximo responsable de la degradación de la durabilidad en las celdas de memoria NVM empleada en la caché LLC es el uso de compresión de datos, ya que disminuye el ancho de banda de escritura entregado a la caché. En el esquema que proponen han aprovechado la compresión, pero han añadido un mecanismo adicional. A medida que la capacidad re reduce a causa de la degradación de las celdas, este sistema puede asignar bloques con un tamaño de compresión adecuado.

Lo más novedoso de su desarrollo es que tiene en cuenta precisamente el nivel de degradación de la memoria para aprovechar sus cualidades al máximo, a pesar de que esto tenga un ligero coste en la capacidad consumida, la latencia y el rendimiento general. Pero para muchas aplicaciones es más rentable una mayor vida útil que obtener el maximo rendimiento.

Mediante un procedimiento de pronóstico que combina la simulación y predicción detalladas han logrado un análisis profundo del impacto de diferentes políticas y mecanismos de control de la cache (reemplazo, la nivelación del desgaste o la compresión) en la capacidad efectiva de NV-LLC o el sistema IPC. El resultado es un aumento de entre 6 y 36 veces en el tiempo requerido para que la memoria vea reducida su capacidad efectiva al 50% en NV-LLC basada en STT-RAM.

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