Se publican las especificaciones oficiales del estándar de memoria HBM3
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La organización JEDEC, responsable del desarrollo de la memoria de alto ancho de banda (HBM) acaba de publicar las especificaciones de la tercera generación de esta tecnología. Con HBM3 han aumentado la velocidad de datos, la densidad de memoria y la confiabilidad, han duplicado el número de canales, han introducido nuevas compatibilidades y han incrementado la eficiencia energética.
La memoria HBM (High Bandwidth Memory), o memoria de alto ancho de banda, proporciona una solución para aumentar la tasa de procesamiento de datos en aplicaciones que exigen un alto ancho de banda, un consumo de energía más controlado y una mejor relación de capacidad por área. Por ejemplo, en el procesamiento de gráficos y la computación de alto rendimiento. El estándar en vigor es HBM2, pero recientemente la JEDEC Solid State Technology Association ha publicado las especificaciones de HBM3.
Con esta nueva generación de memoria ofrecen una serie de mejoras importantes a los sistemas informáticos. Por un lado, han duplicado la velocidad de datos por pin, que con HBM3 llegará hasta 6,4 Gbps, lo que equivaldría a 819 Gbps por dispositivo. Además, han duplicado los canales de memoria desde los 8 de HBM2 a 16, con dos psudocanales por canal, que equivalen a 32 canales virtuales.
La nueva especificación admite pilas TSV de 4, 8 y 12 alturas, con previsión de una futura expansión a una pila TSV de 16 alturas. Y esta nueva arquitectura permite una gama más amplia de densidades, entre 8 y 32 Gb por capa de memoria, abarcando densidades de dispositivos de entre 4 Gb (8Gb 4-high) y 64 Gb (32Gb 16-high), y se espera que la primera generación de HBM3 se basa en una capa de memoria de 16 Gb.
Por otro lado, la nueva memoria HBM3 aborda la necesidad del mercado de high platform-level RAS (reliability, availability, serviceability), con symbol-based ECC on-die y con informes de errores y transparencia en tiempo real. Finalmente, sus desarrolladores han mejorado la eficiencia energética empleando una señalización de oscilación más baja (0,4V) en la interfaz del host, y un voltaje operativo más bajo (1,1V). Barry Wagner, director de marketing técnico de NVIDIA y presidente del subcomité JEDEC HBM, comenta que “con sus atributos mejorados de rendimiento y confiabilidad, HBM3 habilitará nuevas aplicaciones que requieren un enorme ancho de banda y capacidad de memoria”.
Mark Montierth, vicepresidente y gerente general de memoria y redes de alto rendimiento en Micron, explica que “HBM3 permitirá a la industria alcanzar umbrales de rendimiento aún más altos con una confiabilidad mejorada y un menor consumo de energía”. Y Kyung-Soo Ha, vicepresidente corporativo y director del grupo de planificación/habilitación de memoria DRAM en Samsung, ha dicho que su compañía “comprende perfectamente que el rápido crecimiento del uso de la inteligencia artificial, el procesamiento de gráficos y el aprendizaje automático está impulsando un impulso completamente nuevo para los habilitadores informáticos como el último estándar HBM3, que no solo sobresalen por la actualización de rendimiento, sino que también ofrece una eficiencia energética sin precedentes”.
Opina que el estándar HBM3 establecerá un nuevo marco crítico para la memoria de alto rendimiento, un hito en el que han colaborado los principales actores de la industria durante los últimos años. Otra gran firma involucrada en este avance es SK Hynix, y su vicepresidente, también presidente de planificación de productos DRAM, Uksong Kang, explica que “con los continuos avances en las aplicaciones de HPC e IA, la demanda de un mayor rendimiento y una mejor eficiencia energética ha crecido más que nunca”.
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