Aumentan la velocidad de programación en la memoria de cambio de fase
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Investigadores de la Universidad de Ciencia y Tecnología de Wuhan han descubierto que es posible mejorar ampliamente la velocidad de programación de las memorias de cambio de fase. Esto permitiría desarrollar nuevos dispositivos de alto rendimiento para la computación en memoria y otras aplicaciones emergentes en las que están popularizándose las memorias de clase de almacenamiento.
Los requisitos de las plataformas de computación de alto rendimiento siguen elevándose y están surgiendo otras aplicaciones como las basadas en la computación en memoria que demandan nuevas soluciones. Para dar respuesta a estas necesidades están surgiendo diferentes propuestas de memoria de clase de almacenamiento (SCM), que prometen incrementar la velocidad y la resistencia de los chips. Una de ellas es la memoria de cambio de fase (PCM) integrada con un dispositivo de acceso, como un selector de interruptor de umbral ovónico (OTS).
Por el momento, en estos dispositivos la velocidad de las operaciones RESET pueden reducirse hasta unos 10 nanosegundos, pero la velocidad de programación (SET) se encuentra en unos 300 ns. Pero un equipo de investigadores de la Universidad de Ciencia y Tecnología de Wuhan, en China, creen que este parámetro se puede acelerar mucho más, gracias a que la velocidad de conmutación del selector OST puede ser de hasta 10 ns.
En el artículo que acaban de publicar en la revista IEEE Transactions on Electron Devices explican que se podría mejorar considerablemente la velocidad de SET de la memoria PCM en dispositivos integrados pensados como memoria de clase de almacenamiento. Para hacer esta afirmación han estudiado el retardo en el funcionamiento de este tipo de dispositivos causado por la capacitancia de los diseños OTM-PCM. Esta capacitancia es la intrínseca asociada a la reactancia capacitiva de la propia memoria PCM, que en su fase amorfa presenta una dependencia exponencial de la polarización del voltaje.
Mediante modelos de simulación de OTS-PCM han estudiado las características de retardo del tiempo en estos dispositivos integrados durante los procesos SET con varios pulsos. Sus resultados muestran que el inicio de la conmutación de umbral (TS) se retrasa el este tipo de memoria, pero ocurre más temprano en los dispositivos que integran OTS con PCM. Y el comportamiento de la capacitancia variable no solo puede minimizar el efecto de retardo, sino que permitiría acelerar la operación SET bajo ciertas condiciones.
Los responsables de esta aseguran que este trabajo proporciona una guía práctica para el diseño de dispositivos integrados OTS-PCM más rápidos, que permitirían fabricar memorias de clase de almacenamiento basadas en materiales de cambio de fase más rápidos. Esto proporcionaría soluciones de almacenamiento y memoria principal adecuadas para los futuros requisitos de la computación en memoria y las plataformas de computación de alto rendimiento.
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