Mejoras en el reconocimiento de fallas de la memoria de cambio de fase
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Investigadores taiwaneses han desarrollado una nueva técnica de reconocimiento de fallas que mejora la confiabilidad de las tecnologías de memoria de cambio de fase. Con ella han logrado reducir en un 80% la sobrecarga de trabajo generada por los sistemas de corrección de errores típicamente usados en esta tecnología, manteniendo los niveles de rendimiento y confiabilidad.
La memoria de cambio de fase (PCM) se ha posicionado como una de las alternativas más prometedoras para la memoria DRAM empleada en las plataformas de computación, especialmente las de alto rendimiento. Esto ha llevado a importantes fabricantes de la industria a explorar esta tecnología, y numerosos investigadores están trabajando en diferentes enfoques para mejorarla. Esta memoria proporciona mejoras considerables, como una escalabilidad superior a DRAM, no volatilidad, acceso de alta velocidad, alta retención de datos, bajo costo y también un bajo consumo de energía.
Pero la memoria de cambio de fase actual adolece de un problema, que es la resistencia de las celdas de memoria, algo que reduce la fiabilidad y el rendimiento. Para solucionarlo se utilizan técnicas de reparación dura y sistemas de corrección de errores (ECC), pero incorporar ECC para cada palabra de datos no resulta rentable, ya que se requiere mucho espacio de memoria para almacenar los bits de verificación.
Para resolver este problema un equipo de investigadores de la Universidad de Ciencia y Tecnología de Taiwán y del Instituto de Investigación de Tecnología Industrial de Hsincho (Taiwán), han desarrollado una nueva técnica. En el artículo que han publicado en la revista Journal of Electronic Testing describen nuevas técnicas de ECC progresiva, como la ECC progresiva local (LPE) y la técnica de ECC progresiva Global (GPE), que podrían ofrecer una solución viable al problema.
Este enfoque aporta una innovación principal, que es aplicar un código de corrección de errores para una palabra de datos cuando se detecta su primera celda defectuosa. Esto implica que solo se equipa el código de detección de fallas para las palabras de datos de forma que la tasa del código original se pueda aumentar significativamente. Y se emplea una ECC DRAM y una ECC CAM para almacenar los bits de verificación y propósitos de acceso, respectivamente.
Y han diseñado arquitecturas de hardware para implementar las técnicas propuestas de GPE y LPE, y han desarrollado simulaciones para evaluar las tasas de reparación, confiabilidad, rendimiento y sobrecarga del hardware. En sus experimentos han demostrado que la degradación de la tasa de reparación y la fiabilidad son casi insignificantes, pero han logrado reducir la sobrecarga del hardware que generan las técnicas ECC convencionales en un 80%, sin que se reduzcan los niveles de confiabilidad y rendimiento.
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