Aumentan la velocidad de conmutación en la memoria de cambio de fase

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chip procesador

Investigadores de India han creado un nuevo esquema que permite exprimir al máximo el rendimiento de las tecnologías actuales de memoria de cambio de fase. Su propuesta se basa en una regulación más precisa del voltaje empleado para el cambio de estado entre la fase cristalina y amorfa del soporte, que permite reducir el cambio de umbral a menos de 50 picosegundos, logrando un rendimiento similar al de la memoria SRAM.

Una de las tecnologías de memoria emergente más prometedoras es la memoria de cambio de fase (PCM), que se basa en un material capaz de alternar entre una fase cristalina y otra amorfa. Para cristalizar el material se aplica una determinada temperatura, y para volver a la fase amorfa se aplica una corriente eléctrica. Muchos investigadores están trabajando en el desarrollo de esta memoria, que promete no volatilidad, una altísima densidad, un rendimiento elevado y un consumo energético muy bajo.

La tecnología está evolucionando bastante, pero hasta ahora sus impulsores no han logrado alcanzar un rendimiento que se acerque lo suficiente al de la computación, lo que sitúa esta tecnología por detrás de otras que tratan de posicionarse en el entorno de la memoria de clase de almacenamiento (SCM). Aunque ahora un equipo de investigadores del Instituto Indio de Tecnología de Madrás y del Consorcio para la Investigación Científica UGC-DAE, han presentado un trabajo que permitirá elevar el rendimiento de la memoria PCM hasta un nuevo nivel.

En su investigación, que han publicado en la revista Nature Scientific Reports, se han centrado en el papel que juega el voltaje en el cambio de estado entre la fase cristalina y la fase amorfa del compuesto Ge2Sb2Te5, empleado para registrar datos en este tipo de memoria. Tras un exhaustivo estudio sobre el comportamiento de este material ante la aplicación de diferentes voltajes, han elaborado un esquema que permite una conmutación entre ambos estados mucho más rápida incluso de lo que esperaban.

Mediante este esquema más preciso han logrado reducir el retardo del cambio de umbral (TS) entre los dos estados a menos de 50 picosegundos, con una sobretensión igual al doble de la tensión de umbral. Además, explican que una corriente constante en el dispositivo durante el tiempo de retardo verifica la naturaleza electrónica del cambio de umbral, algo que en su opinión les permitirá diseñar un dispositivo de memoria de cambio de fase con una velocidad similar a la que alcanza la memoria SRAM.

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