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Aceleración analógica para las redes neuronales basadas en memoria no volátil

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La velocidad de acceso a los datos es vital para las aplicaciones de inteligencia artificial, y más aún para las redes neuronales, donde generalmente se emplean matrices de memoria y sistemas de aceleración analógicos. Pero la velocidad sigue siendo un reto, y ahora un equipo de investigadores estadounidenses ha analizado los esquemas actuales para lograr una mayor aceleración.

Las redes neuronales proporcionan capacidades superiores a los sistemas basados en inteligencia artificial, y cada vez hay más sistemas construidos específicamente para su uso con aplicaciones como el aprendizaje profundo o el entrenamiento avanzado de inteligencia artificial. En ellos, normalmente, se utilizan matrices de memoria de alto rendimiento que se encargan de trabajar con las muy diversas fuentes de datos que alimentan la IA. A su vez, estas cuentan con aceleradores analógicos que permiten mejorar el desempeño del sistema, especialmente en tareas de inferencia y entrenamiento de modelos de inteligencia artificial.

Estos circuitos se enfrentan a una presión constante para incrementar el rendimiento del acceso a los datos en las aplicaciones de inteligencia artificial, y los ingenieros han desarrollado múltiples enfoques para mejorar su funcionamiento, en una carrera de desarrollo que no cesa. Ahora, un equipo de investigadores de los Laboratorios Nacionales Sandia, en Alburquerque (Nuevo México), ha publicado un trabajo en el que profundizan en esta tecnología para unificar criterios y hallar una forma de sacar el máximo rendimiento a estos aceleradores en las matrices utilizadas en las redes neuronales profundas.

El objetivo que han perseguido es la exploración y consolidación de los enfoques más prometedores para poder abordar los desafíos más críticos en el campo de los aceleradores de IA, especialmente pensando en esas capacidades de inferencia y entrenamiento de modelos inteligentes. Esto permitirá aumentar la cantidad de operaciones de cálculo que se realizan dentro de las densas matrices de memoria aplicadas a las redes neuronales, superando algunos cuellos de botella importantes que por el momento lastran el desempeño de estas complejas plataformas cuando trabajan con grandes volúmenes de datos, por ejemplo, en el aprendizaje profundo.

Según comentan en su trabajo, publicado en AIP Applied Physics Review, los circuitos periféricos de estos aceleradores se ven sometidos a sobrecargas difíciles de manejar, debido a que las propiedades de los dispositivos de memoria empleados en estas plataformas no son ideales para estas arquitecturas, que tratan de simular las sinapsis del cerebro humano. Apuntan a que hay que replantear la arquitectura y los circuitos que componen los aceleradores y la propia memoria, con el fin de mejorar su funcionamiento en estos complejos entornos, que además se alimentan de grandes cantidades de datos provenientes de fuentes muy diversas.

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