Arquitectura de redes neuronales basada en memoria NAND flash

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Samsung v-nand

Un equipo de investigadores coreanos ha desarrollado una arquitectura sináptica para construir redes neuronales binarias basada en la tecnología de memoria NAND flash. Afirman que su enfoque permite una densidad de sinapsis muy superior a la que se puede conseguir empleando otros tipos de memoria, como la RAM Resistiva.

La tecnología de redes neuronales está ganando popularidad en algunas de las aplicaciones más modernas y sofisticadas de la inteligencia artificial, y requiere arquitecturas tecnológicas complejas y distribuidas para realizar sus tareas. Esto está incentivando el desarrollo de plataformas TI específicas, y la memoria es un elemento clave de estos sistemas. Hasta ahora se han propuesto diferentes arquitecturas y configuraciones de memoria para apoyar el trabajo en redes neuronales, empleando tecnologías como RRAM, MRAM y otras memorias emergentes.

En un artículo publicado recientemente en la revista Neurocomputing, un equipo de investigadores formado por miembros de la Universidad de Gachon (Corea) y de la Universidad Nacional de Seúl han mostrado un nuevo enfoque para este tipo de infraestructuras, en el que emplean memoria NAND flash, que promete mejorar el desempeño de otras propuestas.

Se trata de una arquitectura sináptica binaria basada en una estructura de memoria NAND. Explican que esta es como una sinapsis de alta densidad capaz de realizar operaciones NOR exclusivas (XNOR) para redes neuronales binarias. En su artículo comentan que se trata de la primera arquitectura sináptica basada en 4T2S con un voltaje de entrada complementario que implementa una operación XNOR bit a bit equivalente.

Han empleado dos cadenas NAND flash adyacentes conectadas con las líneas de palabras como una cadena sináptica con cuatro transistores de entrada conectados a la línea de bits. En sus experimentos han demostrado con éxito la capacidad de operación XNOR mediante el cambio de voltaje de umbral de las celdas NAND flash y de los voltajes de entrada de forma complementaria. Afirman que esto permite implementar redes neuronales binarias de alta densidad y confiabilidad sin necesidad de emplear un código de corrección de errores (ECC), lo que aporta grandes ventajas.

Gracias a que emplea un esquema de lectura en paralelo se reduce significativamente la latencia de lectura en comparación con el esquema de lectura secuencial convencional. Y han demostrado que con solo un pulso de borrado/programación se puede lograr una tasa de error de bit lo suficientemente baja sin tener que implementar un esquema convencional de programación de pulsos por pasos (ISPP). El resultado es que, con esta arquitectura, en la que emplean memoria V-NAND flash de 128 capas, se puede lograr una densidad de sinapsis alrededor de 103 veces superior a la que se consigue con arquitecturas 2T2R basadas en memoria RRAM.

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